芯片金屬層之間的通孔VIA，英文全稱是什么？

A1

via就是全稱，本身就是一個英語單詞。

Q2

解完UV后，膜的粘度有幾十mN/25mm的，有幾百mN/25mm的，這種在選擇的時候有什么rule嗎？粘度到多少工廠才會難摘取？

A2

參考短邊diesize。

Q3

lowk制程(比如40nm)的芯片，大家有遇到過彈坑問題引起的早夭失效的案例嗎？

Al制程有遇到過彈坑問題導(dǎo)致的早夭失效，但是lowk制程的我自己目前沒有遇到過彈坑問題導(dǎo)致早夭失效的案例。

A3

Lowk失效風(fēng)險更高，lowk機(jī)械強(qiáng)度弱，CTE也高，對機(jī)械和溫變應(yīng)力都更敏感。

Q4

芯片做完TC（-65~150度）500cycle后，有發(fā)現(xiàn)Bump和RDL側(cè)面輕微delamination，這種要按照J(rèn)EDEC的哪個標(biāo)準(zhǔn)來判斷是可接受還是不可接受的？

A4

J-STD-020E標(biāo)準(zhǔn)中有對分層的判定標(biāo)準(zhǔn)，die區(qū)域是不能有分層的。

Q5

是否有遇到過QFN車規(guī)芯片有經(jīng)過三溫測試，出現(xiàn)Die裂的情況？

A5

三溫的順序，是否pass，在每種溫度下warpage的數(shù)據(jù)，pogopin有沒有卡住，都要考慮。

Q6

硅凝膠怎么去除？

A6

用專門的溶膠劑，溶膠劑也不貴。

Q7

晶圓從廠里出貨后，包裝原封不動的話，可以自己保存嗎？自己暫存需要什么條件？

A7

氮?dú)夤?5左右溫度保存。

Q8

如下圖Decap后看到的裂紋可能是什么原因?qū)е碌模?/p>

A8

這種不是應(yīng)力造成的，去查sawing工藝，基本上是sawing的diamaflow出了問題，CO2bubble打少了，在sawing的過程中電荷沒有及時導(dǎo)出，局部放電導(dǎo)致的，可以隨便切一個位置看一下，topmetal會有靜電擊穿的現(xiàn)象，就像長出了一根天線，而且passivation已經(jīng)碎了，可靠性肯定會有問題，不建議出貨。

Q9

現(xiàn)在PMIC這個賽道，CP/FT的生產(chǎn)測試都用的哪個測試平臺？

A9

要看這個PMIC的復(fù)雜程度，一般的8200能搞定，也可以看看ETS和8300。

Q10

芯片的射頻輸入口，在FT測試都很正常，貼片后被靜電損傷的很多，IV曲線正常，但是LNA的增益和對地阻抗下降很多，像是通過CDM模式放電損壞的，這個有什么辦法避免嗎

A10

這個不一定是靜電，如果是CDM的話，那就是加工過程中機(jī)臺接地不好，也要看一下焊錫材料，焊錫厚度這些是不是符合之前的生產(chǎn)標(biāo)準(zhǔn)，有沒有生產(chǎn)波動，一般來說批次性的問題，和生產(chǎn)品質(zhì)相關(guān)性比較大。

11

CSP封裝的芯片，想排查一下是否因應(yīng)力損壞X-ray能看出來嗎？

A11

不能，X-ray會直接穿透，建議利用3D-OM六面檢查。

Q12

IR是什么設(shè)備？

A12

紅外線，可以看隱裂，chip內(nèi)部crack&chipping。

Q13

AEC-Q100做HAST時，要求每個被測單體樣品都處于正常工作狀態(tài)嗎？我們有一款產(chǎn)品需要SPI通信發(fā)送喚醒指令才會正常輸出，否則就處于待機(jī)狀態(tài)，在待機(jī)狀態(tài)下可以做HAST嗎？

A13

喚醒指令后器件就不是屬于最低功耗狀態(tài)了，不需要喚醒。

Q14

為滿足以下需求，該如何確認(rèn)實(shí)驗時長？

滿足T_USE=85攝氏度，壽命10年的HTOL考核條件:

1.T_SRTESS=150度，

V_SRTESS=1.1*VCC工作電壓，

考核時長>=？

2.T_SRTESS=125度，

V_SRTESS=1.1*VCC工作電壓，

考核時長>=？

A14

Tuse最好有missionprofile，按照85度預(yù)估，150度stress時間就要2000hrs左右了。

Q15

我們一顆產(chǎn)品TC后pad全是分層，如下圖，正常嗎？

A15

這張CSCAN掃描看起來是diesurface正下方及周圍有脫層，可以發(fā)一下TSCAN進(jìn)行佐證，所以您這個應(yīng)該是背晶位置脫層了。由于您這個是做TC之后的樣品，明確指向溫度相關(guān)，故優(yōu)先確認(rèn)封裝的材料各膨脹系數(shù)關(guān)系。上圖diesurface/leadframe沒發(fā)現(xiàn)脫層，所以排除由外而內(nèi)的應(yīng)力或脫層。

Q16

BHAST3批是按照三個wafer批次來做還是三個封裝批次？

A16

驗封裝的，wafer批次/封裝批次不關(guān)鍵，你隔一周release一批最好。

Q17

QFN做完BHAST（130℃/85%RH，96hr）后失效，EDX發(fā)現(xiàn)背面lead間EMC表面有大量Sn（＞20%）和Cu（>4%）的成分（圖上點(diǎn)狀物），想問下這可能是電遷移嗎？什么情況才會造成這樣的現(xiàn)象？

A17

吸氧腐蝕的可能性比較大，鍍層應(yīng)該可以看到腐蝕掉了（薄了），有一種可能是做完P(guān)recon以后要做SAT如果是放在Tray盤里做SAT的且拿出來以后水沒有吹干，則會在鍍層表面形成一層水膜，這時候就會發(fā)生吸氧反應(yīng)。

Q18

車規(guī)QFN產(chǎn)品pinpitch最小有要求0.5mm嗎，有什么文件定義嗎？

A18

行業(yè)不會有這個定義，要么也是你的客戶公司有此內(nèi)部規(guī)則。

Q19

晶圓從廠里出貨后，包裝原封不動的話，可以自己保存嗎？自己暫存需要什么條件？

A19

氮?dú)夤?5左右溫度保存。

Q20

Cornerwafer的ESD，LU還需要單獨(dú)評估嗎？

A20

沒這個要求，除非設(shè)計師希望收集這數(shù)據(jù)做比對。

Q21

HBM實(shí)驗會影響FT的SCAN測試嗎？

A21

有可能會有影響的，畢竟HBM是一個破壞性實(shí)驗。

Q22

關(guān)于HTOL的壽命換算要根據(jù)poweron時間和missionprofile，這兩個有更具體的定義嗎？

A22

這兩項都是根據(jù)終端應(yīng)用場景定義的。

Q23

消費(fèi)級芯片工作溫度0-70℃，是哪個JEDEC文件定義的，為什么不能0°以下工作？

A23

芯片設(shè)計就是匹配0°以上使用場景的。

Q24

FPGA產(chǎn)品一定要做SER嗎？如果做SER，放射源推薦什么？Alpha源還是X-ray類高能光束？

A24

內(nèi)部有memory一般才需要SER，SER放射源看場景，一般推薦中子源和阿爾法源。

Q25

PBO也是類似PI的passivation材料嗎？

A25

應(yīng)用領(lǐng)域差不多，類似于低溫PI，目前也就WPR系列封裝有在用。

Q26

BGA從板子上拆下來之后，錫球焊接不上，要怎么修復(fù)？確定焊盤沒有損壞，可能需要清洗，如果需要清洗的話，一般怎么個清洗流程？

A26

用1%稀硫酸+超聲波洗一下試試，大概十幾秒到半分鐘。

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