黃常芳

本文由半導(dǎo)體產(chǎn)業(yè)縱橫（ID：ICVIEWS）編譯自pcwatch

規(guī)模完全是另一個(gè)層次。

臺(tái)積電正積極研發(fā)先進(jìn)封裝技術(shù)晶圓系統(tǒng)（SoW），將超大規(guī)模、超高速系統(tǒng)集成在直徑300毫米的大尺寸硅晶圓或相同直徑的圓盤(pán)狀載體（支撐體）上。

SoW通過(guò)將多個(gè)硅片或微型模塊以二維矩陣排列，兼具超大規(guī)模、超高速的運(yùn)算能力、高速、高密度的數(shù)據(jù)傳輸，以及降低功耗。

InFO技術(shù)應(yīng)用于低成本、高性能大封裝

SoW技術(shù)的起源，在于臺(tái)積電針對(duì)移動(dòng)處理器所研發(fā)的小型化、薄型化封裝技術(shù)InFO（IntegratedFan-Out），俗稱FO-WLP（FanOut-WaferLevelPackage）。

2020年前后，臺(tái)積電為高性能大規(guī)模邏輯（FPGA、GPU等）提供了CoWoS（晶圓上芯片）封裝技術(shù)，該技術(shù)利用硅中間基板（Siinterposer）實(shí)現(xiàn)硅片（水平排列的芯片）之間的高密度連接。與此同時(shí)，臺(tái)積電還準(zhǔn)備并量產(chǎn)了InFO_oS（晶圓上芯片）封裝技術(shù)，該技術(shù)利用InFO技術(shù)實(shí)現(xiàn)硅片之間的高密度連接，作為高性能大規(guī)模邏輯的低成本封裝。

InFO_oS的優(yōu)勢(shì)在于尺寸擴(kuò)展相對(duì)容易，并且通過(guò)為封裝基板選擇InFO的RDL，可以制作超多層布線板。2018年開(kāi)始量產(chǎn)尺寸為光罩尺寸1.5倍的InFO_oS。

InFO_SoW是將InFO_oS的基板尺寸（RDL尺寸）擴(kuò)展至直徑300毫米的硅晶圓尺寸。InFO的精細(xì)高密度再分布層(RDL)擴(kuò)展至晶圓尺寸，并將眾多硅芯片面朝下（硅芯片的電路面朝向RDL）放置在RDL上。將電源模塊和包含輸入/輸出IC的連接器安裝在放置硅芯片的RDL背面，即可形成系統(tǒng)模塊。

人工智能硬件開(kāi)發(fā)商CerebrasSystems（以下簡(jiǎn)稱Cerebras）已將InFO_SoW技術(shù)應(yīng)用于其深度學(xué)習(xí)加速器WSE（晶圓級(jí)引擎）。WSE技術(shù)概述于2019年8月舉行的高性能處理器技術(shù)國(guó)際會(huì)議HotChips上發(fā)布，并在高性能處理器開(kāi)發(fā)界引起了轟動(dòng)。該公司還于2019年8月19日在新聞稿中正式宣布了WSE的開(kāi)發(fā)。

InFO_SoW技術(shù)和WSE技術(shù)并不完全相同。最大的區(qū)別在于它們處理硅片的方式。InFO_SoW技術(shù)假設(shè)芯片為小芯片，將許多使用不同制造技術(shù)制造的微型芯片（已確認(rèn)良好的微型芯片）安裝在晶圓大小的RDL上。而WSE技術(shù)則在直徑為300毫米的硅晶圓上一次性制造84個(gè)微型芯片。這84個(gè)微型芯片通過(guò)劃線連接，整體形狀呈方形。

在AI處理器核心級(jí)對(duì)所有微型芯片進(jìn)行測(cè)試后，會(huì)在微型芯片表面形成連接微型芯片之間以及處理器核心之間的布線（將成為RDL的一部分）。這種布線至關(guān)重要。測(cè)試中被判定為有缺陷的核心將被移除，并替換為冗余核心（在測(cè)試中被判定為良好）。換句話說(shuō)，預(yù)計(jì)在測(cè)試后才能確定RDL中微型芯片表面?zhèn)鹊牟季€布局。

這只是猜測(cè)，但他們可能會(huì)制作一塊略大于微型芯片組的方形RDL板，或者將預(yù)制的RDL板連接到微型芯片組上。RDL板的尺寸為215毫米見(jiàn)方，其外接圓直徑為304毫米，略大于300毫米晶圓。Cerebras發(fā)布的WSE照片包含RDL板，上面有許多通孔。這些通孔被認(rèn)為是用來(lái)機(jī)械連接上下電源模塊、連接器和冷卻板的。

InFO_SoW在WSE的三代產(chǎn)品中繼續(xù)使用

Cerebras在2019年8月發(fā)布WSE之后，又于2021年4月發(fā)布了第二代晶圓級(jí)處理器WSE-2，并于2024年5月發(fā)布了第三代晶圓級(jí)處理器WSE-3。兩代產(chǎn)品均采用臺(tái)積電的InFO_SoW技術(shù)，WSE的尺寸（215平方毫米）和芯片數(shù)量（84個(gè)）保持不變。

最大的區(qū)別在于硅芯片的制造技術(shù)。第一代采用16nm工藝，對(duì)于2019年來(lái)說(shuō)相當(dāng)適中。2021年發(fā)布的第二代WSE-2將微型化提升到了一個(gè)新的水平，并采用了7nm工藝。2024年發(fā)布的第三代WSE-3選擇了5nm工藝，進(jìn)一步實(shí)現(xiàn)了微型化。因此，第三代的晶體管數(shù)量增加到4萬(wàn)億，是第一代1.2萬(wàn)億的3.3倍多。

Cerebras三代WSE都采用了300mm晶圓InFO_SoW技術(shù)，這體現(xiàn)出直徑大于300mm的晶圓并不存在，目前終極的大規(guī)模電路模塊是InFO_SoW技術(shù)。

其基本性能是，與采用中間基板的多芯片模塊(MCM)相比，硅片間的布線寬度/間距減少一半，布線密度增加一倍，單位長(zhǎng)度的數(shù)據(jù)傳輸率增加一倍。最大的區(qū)別在于電源阻抗，僅為MCM的1/33。這是因?yàn)?，原則上，215毫米見(jiàn)方的RDL層的整個(gè)背面都可以在電源模塊中布局，而且由于電源布線是垂直（縱向）的，因此布線長(zhǎng)度極短。低電源阻抗對(duì)穩(wěn)定電源電壓和降低功耗貢獻(xiàn)巨大。

臺(tái)積電還在開(kāi)發(fā)下一代InFO_SoW技術(shù)，稱之為SoW-X(eXtreme)。臺(tái)積電最近還將之前開(kāi)發(fā)的InFO_SoW技術(shù)更名為SoW-P。

SoW-P和SoW-X的區(qū)別在于，前者分布在同一處理器上，而后者分布在處理器（或SoC）和內(nèi)存模塊上。

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