時刻新聞
林以惟
Q1
大家有遇到過MCU在運行中VDD鍵合絲熔斷的情況嗎？4根鍵合絲熔斷3根，在ADC部分的GND通道上有熱點。
A1
應該是內部短路后，引起的燒毀吧，剩下焊線是有焊點脫落開路吧，不然它怎么能不熔斷，建議1.做一下浪涌，2.做全套的LU，芯片的其他管腳發(fā)生LU，也是表現(xiàn)在電源上大電流。
Q2
針對Shadowmoirereport實驗，行業(yè)翹曲度標準大概是什么范圍算合格？
A2
-/+80um，要看導入數(shù)據(jù)時框選位置，一般的84大概率是四角相對參考平面的值，要是角上放的是VSS或者Dummy，風險不高的，只看80是理論家的做法，款選位置對測量數(shù)據(jù)的影響較大，且框選是手動的，不能精確到具體的尺寸；Shadowmoire測量是熱變形，溫區(qū)曲線最好follow客戶SMT曲線；84要具體看是高溫區(qū)間，還是低溫溫區(qū)，高溫區(qū)影響比低溫區(qū)大一些。
Q3
一般產(chǎn)品都不做LTOL或者很少做，做HTOL比較多，那客戶如果問起來為什么不做LTOL，可以怎么解釋起來合理一些？另外根據(jù)HTOL的試驗時間是不能等效到低溫-40℃的壽命吧？低溫有專門的壽命模型嗎？
A3
LTOL主要失效模型是HCI，可以用Fab的HCI結果替代，HTOL和LTOL機理不同，不能等效，HTOL是多方面綜合的，其中TDDB占多數(shù)。
Q4
幫忙推薦一下劃片廠，要能經(jīng)受客戶驗廠的那種，產(chǎn)品是硅片，MPW的，一片上有三種型號。
A4
可以找季豐，季豐可以做劃片的。
Q5
一款芯片的抗ESD能力，有沒有可能HBM很弱，但MM很強？
A5
有可能，我也見過，和設計的策略有關，主要是由于內部電路設計的差異、ESD保護策略的不同以及測試條件和標準的差異所導致的。
Q6
晶圓研磨供應商變更了，一般需要做什么驗證？這個AEC-Q100里也沒有對應的項目。
A6
參考紅框圈出的來做實驗。
Q7
有沒有人遇到過在不同機構測試ESD，Latchup結果不一樣的？
A7
同一家機構，甚至同一臺設備都碰到過結果不一樣的，如果發(fā)現(xiàn)有這種現(xiàn)象，還是要多Debug，在一些對于某些參數(shù)敏感的時候，ESD測試起來還是有一些Options的。
Q8
TC用的兩箱法，兩個溫區(qū)分別是-55，150℃，每個溫區(qū)保存15min，機械傳動材料的方式進行輪換，一個小時2個循環(huán)，這樣是不是就做成熱沖擊了？正常那種帶升溫和降溫的TC是怎么做的？
A8
高低溫中間有個常溫靜置步驟。
Q9
對于wafer出貨的IC，IC本身這邊可靠性需要做些什么項目？客戶那邊拿我們的IC自己去進行合封。
A9
芯片本身肯定要先做開發(fā)板測ESD和HTOL那些可靠性，整wafer出貨就主要靠CP良率來卡控了，另外就是靠WAT監(jiān)控工藝波動，可靠性要求高的話，就得看做CP三溫測試，另外要看有沒有Flash，有Flash的話要做存儲老化CP再出貨。
Q10
有誰做過動態(tài)Latchup測試嗎？哪里可以做？
A10
要罐pattern，這個需要機臺的一個模塊控制，目前幾乎沒有人做，所以市面上也幾乎是沒有去配這個模塊，一般是單獨定制測試板，給予一些外圍電路，讓IC工作再去做Latchup。
Q11
我用NaOH溶液去掉了鋁線，那芯片上的黃色和灰色是什么材料？
A11
如果能提供更加清晰的照片會更加容易分辨，正常都是TIN，厚度不同在OM下的顏色深淺有差異。
Q12
下圖這種白斑大家碰到過嗎？是怎么造成的？
A12
是via位置的綠油分層起泡，找你們基板供應商。
Q13
在消費類產(chǎn)品做LU的過程中，什么情況下，需要在Tj=125度下進行測試，而不是常溫下進行測試？
A13
一般是預留轉車電的芯片會做一下。
Q14
如下為什么非要用陪片？
A14
驗證環(huán)境是不是可靠。
Q15
對于車規(guī)TOMOS產(chǎn)品，N管和P管都要做AECQ101認證嗎？
A15
每個產(chǎn)品都要過認證，根據(jù)產(chǎn)品分類來看使用Q100，101，102，103，104。
Q16
長期存儲的MSL1級產(chǎn)品需要考慮受潮問題嗎？
A16
不用，MSL1的標準就是可以無限期放置的。
Q17
高溫回流焊會導致功能失效，參數(shù)漂移嗎？
A17
參數(shù)漂移會，功能失效不一定，當然會有功能失效風險，比如分層躥錫短路，爆米花開路。
Q18
QNF封裝BHAST做完2倍stress(192hrs)后出現(xiàn)分層的情況，有遇到過嗎？按車規(guī)AEC-Q006的要求，這種算可接受嗎？
A18
環(huán)境實驗，是不卡分層的，只有MSL實驗才卡分層，但是也要看具體分層情況，是否有非功能性失效，客戶能否接受。
Q19
對于芯片的FIT值，是用來衡量芯片的哪個角度的指標呢？
A19
MTTF和λ，F(xiàn)IT越低越好，但是可以隨著量產(chǎn)時間及樣品數(shù)量的增加而降低的。
Q20
2.5D的封裝成本比2D的封裝成本增加幾倍（在相同的5個die且基板差不多規(guī)格的情況下)?
A20
之前了解到Siliconinterposer2.5D價格應該是MCM的接近10X數(shù)量級了，具體價格casebycase吧。
Q21
BGA產(chǎn)品錫球脫落（FT時發(fā)現(xiàn)），錫球脫落是有標準的嗎，還是不允許錫球脫落？
A21
不允許錫球脫落的。
Q22
只有測芯片EMI的，那對于芯片的EMS有測試標準嗎？
A22
本身芯片級的EMC就是個nicetohave的測試，標準也沒有規(guī)定go-no-go的曲線，都是讓與終端客戶協(xié)商來定，系統(tǒng)板子有很多手段治理EMI和EMS的問題，比如加屏蔽，加衰減泄放通路等，系統(tǒng)級必須要過強制的標準，有嚴格的標準曲線，但是也確實遇到過系統(tǒng)上很難解決的EMI問題，最后還是芯片改版解決的。
Q23
封裝過程開帽發(fā)現(xiàn)絲狀異物，大家有沒有遇到過該異常？
A23
先做EDX看是什么東西，從分布來看，有點像劈刀磨損導致拉絲，如果是異物的話，很難有這種拐彎和這么好的韌性，導致molding注塑時都沒有被沖開。
半導體工程師
半導體行業(yè)動態(tài)，半導體經(jīng)驗分享，半導體成果交流，半導體信息發(fā)布。半導體培訓/會議/活動，半導體社群，半導體從業(yè)者職業(yè)規(guī)劃，芯片工程師成長歷程。
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來源：紅網(wǎng)
作者：許俊彥
編輯：錢靖琪
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